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基于片内WISHBONE总线的高速缓存一致性实现_EDAPLD论文【文】d北

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  基于片内WISHBONE总线的高速缓存一致性实现EDAPLD论文【精品论文】基于片内WISHBONE总线的高速缓存一致性实现EDAPLD论文摘要:基于IP可重用的设计方法利用WISHBONE总线协议把两个已成功开发出的具有自主知识产权的THUMP内核在一个芯片上实现了片上多处理器FPGA。开发重点是实现基于片内WISHBONE总线的高速缓存一致性协议。关键词:WISHBONE总线片上多处理器高缓一致性SOCIP清华大学嵌入式微处理器芯片设计为国家重点项目单芯片多处理器设计为项目的一个延伸。单芯片多处理器是提高处理器性能的有效途径具有低耦合度、粗粒度并行性的主要特点。清华大学已成功开发出具有自主知识产权的MIPSKc架构的位微处理器THUMPl。该处理器具有内核性能高、面积小、功耗低的优点。使其经过裁减非常适合作为单芯片多处理器的内核。本次单芯片多处理器的设计将两个Thumpl内核集成在一个芯片上两个内核处于完全对等地位实现进程级的粗粒度并行。由于已经具有可以利用的内核开发的重点就集中在高速缓存(Cache)一致性的实现上。芯片采用了基于内部总线写更新监听的高速缓存一致性协议具有控制逻辑简单、可扩展性好的特点。内部总线采用适合片上系统通信、高可配置性的WISHBONE总线。使用该片上总线有效地解决了IP核可移植性、设计复用的问题l。WISHBONE总线WISHBONE最先由Silicore公司提出现在被移交给OpenCores组织维护。由于其开放性现在已有不少用户群体。特别是一些免费的IP核大多数都采用WISHBONE标准。该总线结构具有公用的接口规范方便结构化设计有效地解决了IP核可移植性、设计复用的问题。WISHBON耳总线为半导体内核提供了可配置的互连方式能够使各种内核互连起来形成片上系统WISHBONE总线具有很强的兼容性提高了设计的可重用性WISHBONE总线的接口独立于半导体技术其互连方式既可以支持FPGA设备也可以支持ASIC设备WISHBONE总线协议简单、易懂。WISHBONE总线是一种主,从接口架构的总线技术如果具有有效的仲裁机制总线系统可以支持多个ne,从接口WISHBONE总线的可配置性主要体现在支持点到点、共享总线、数据流、交叉开关型的互连方式WISHBONE总线协议既包含了一种容易使用、可靠性高、易测试、所有总线事务都可以在一个时钟周期内协同的同步传输协议也包含了标准时钟周期的异步传输协议WISHBONE总线的同步传输协议可以工作在一个大范围的时钟频率上。这样WISHBONE总线接口既可以与内核时钟周期同步也可与不同的目标设备同步时序都非常简单。此外WISHBONE总线还具有如下特点:简单、紧凑的硬件逻辑接口需要更少的逻辑门支持流行的单字读,写、块读,写、读修改写的总线协议可调整的总线和操作数位宽支持大端(bigendian)和小端(ittleendian)两种数据表示方法握手协议能够控制数据传输速率支持单周期数据传输从接口的部分地址解码根据系统需要用户可自定义增加接口信号系统包含多个MASTER接口时用户可以自定义总线仲裁方式与算法。图实现方案单芯片多处理器的每个内核都有分离的KB指令高速缓存(Cache)和KB数据高速缓存(DCache)指令高速缓存和数据高速缓存都采用两路组相联的映射方式每块都包含个字采用虚拟地址定位、物理地址比较的寻址方法替换方式为LBU(最近最少使用替换)。指令高速缓存不涉及一致性问题不多做说明。数据高速缓存采用基于监听总线的写更新一致性协议Dragonl协议状态说明见表。表协议状态状态说明只有一个缓存有这一存储块的拷贝并且还没有被修改(主存干净独占(E)状态也有效)。干净修改(SC)潜在的两个或多个缓冲有这一存储块主存不一定是最新的。潜在的两个或多个缓冲有这一存储块主存不是最新的。该块共享已修改在被替换时要更新主存(写回)。一个存储块在一定时间内(SM)只能在一个缓冲内共享已修改状态。存储块的内容已经被修改并且只在该存储块里发生替换需独点已修改(M)要更新主存的内容。确定一致性协议后单芯片多处理器的数据高速缓存单元整体设计见图。片内总线采用WISHBONE总线共享型连接每个内核的数据高速缓存的控制单元都包含WISHBONE总线的一个主接口(MASTER)和一个从接口(SLAVE)数据总线为位地址总线为位其中最高位是两个从接口的选择位片内总线采用预先同步传输协议仲裁方式为轮换型片外总线接口与广泛应用的工业标准SYSAD系统总线兼容。在UNCAHCE空间发生的读写操作直接访问外部总线与主存通信在CACHE空间发生的读写操作过程如下所述:读缺失:当一个内核的数据高速缓存发生读缺失由本地主接口通过片内总线向远端数据高速缓存发出读请求远端从接口通过片内总线应答请求。如果应答有该单元数据就由远端数据高速缓存调来一个数据块(个字)如果没有本地主接口结束片内总线周期转而访问外部总线由主存调人数据。写缺失:内核发生写缺失时前半部分的操作与读缺失完全一致只是如果缺失单元是从远端数据高速缓存调来的由于采用基于写更新的Dragon协议所以在完成片内总线块传输事务后还要产生一个单字写总线事务更新远端数据高速缓存单元。读命中:不会产生任何总线事务。写命中:如果该单元的原来状态是SC或SM基于写更新协议由本地主接口通过片内总线向远端数据高速缓存发出写请求远端从接口通过片内总线应答请求。如果应答有该单元数据则通过一个单字写总线事务更新远端数据高速缓存单元如果没有结束片内总线周期。替换:实现写回协议只有被替换出的单元状态为SM或M状态才通过外部总线更新主存其他情况抛弃即可。注意:完成上述操作后要根据DRAGON协议更新本地和远端DCahe单元的相关状态。总线事务时序分析由前部分的说明发现在内部总线上可以产生三种类型的总线事务:读缺失时块传输总线事务SM或SC状态写命中时发生单宇写总线事务写缺失时先是一个块传输总线事务而后在本地写操作完成后一个单字写总线事务更新远端的数据高速缓存单元。以下是块传输和单字写总线周期具体的时序分析下文提到的具体信号其意义可以查阅参考文献。块传输时序:主接口通过声明CYCO申请总线的使用权同时也给出STBO、CTI()、WEO(低电平)和ADRO经过若干时钟周期等待后如果远端从接口给出ACKI信号同时给出的SHAREI信号为低电平(说明远端数据高速缓存没有所需要的数据块(SHAREI为自定义的信号)这时主接口忽略DATI信号下一个时钟周期撤销CYCO信号结束片内总线周期如果给出AClI信号的同时SHAREI信号为高电平(说明远端数据高速缓存有所需要的数据块)接收DATI上的数据而后个时钟周期内每个时钟周期ADRO数据加DAII上的数据根据地址相应地变化在第个数据传输的时钟周期CTIO变为告诉远端从接口这是最后一个传输时钟周期下一个时钟周期:降完成这个总线事务最后一个时钟周期主接口撤销CYCO信号结束片内总线周期。内块传输时序见图。单字写总线周期:主接口通过声明CYCO申请总线的使用权同时也给出STBO、CTIO()、WEO(高电子)、ADlO和DAT经过若干时钟周期等待后如果远端从接口给出ACKI信号同时给出的SHARE信号为低电子(说明远端数据高速缓存没有所需要的数I据块)主接口下一个时钟周期撤销CYCO信号结束片内总线周期如果给出ACKI信号的同时SHARKI信号为高电子(说明远端数据高速缓存有所需要的数据块)说明从接口已经用DATO上的数据更新了相应的数据单元下一个时钟周期撤销CYCO信号结束片内总线周期。单字写时序见图。块传输总线事务时序图单字写总线事务时序图中WAIT表示主接口等待总线仲裁和从接口的应答需若干时钟周期最快的情况下只要一个时钟周期。总线仲裁:如果两个数据高速缓存的主接口同时请求由仲裁单元决定哪个主接口可以使用片内总线仲裁的优先级算法是轮换法。数据高速缓存的主接口在声明CYCO申请总线后如果AClI一直是低电平无效但同时该数据高速缓存从接口的CYCI信号有效说明数据高速缓存主接口没有得到总线使用权主接口撤销CYCO信号该数据高速缓存响应从接口的操作操作完成后主接口再次声明CYCO信号请求总线相反如果数据高速缓存主接口的ACKI信号高电平有效说明得到了总线使用权可以使用总线。综上所述片内总线采用WISHBONE总线地址增量的传输方式与内核时钟同步最快可以在个时钟周期从另一个数据高速缓存调来一个块(个宇)的内容可在个时钟周期更新远端数据高速缓存的一个相关单元数据高速缓存实现写回、写更新机制减少了向外部总线写操作的频度。该结构具有可扩展性只要把片内WISHBONE总线的地址线的位数扩展(用于选择多个从接口)就可以把多个内核集成在该芯片上协议无需变化。该种体系结构运行两个耦合度很低的程序性能最好。该方案利用WISHBONE总线基于监听总线的写更新一致性协议把两个IP核集成在一块芯片上实现了单芯片多处理器结构的FPGA。该体系结构采用开放的片上总线标准具有公用的主从接口规范实现了IP核可移植性具有设计可复用的优点。,

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